Mitkä tarkalleen ovat HDP-kääntäjän väärät polurajoitukset FPGA-maailmassa? Miksi ne ovat hyödyllisiä?
Väärät polut ovat ajoitusreittejä, joita ei koskaan käytetä lopullisessa suunnittelussa. Oletetaan, että suunnittelet 4-bittistä laskuria ja käy ilmi, että viivästyspolku on hyvin hidas, kun 12: stä 13: een lisätään. Jos suunnittelusi nollaa laskurin aina, kun määrä on 9, niin hidasta polkua ei koskaan näytetä todellinen muotoilu. Merkit hitaan polun vääräksi poluksi, jotta kääntäjä ei viettää aikaa tai lisää ylimääräistä logiikkaa pyrkien saamaan väärä polku toimimaan nopeammin.
Väärä polku on polku, joka esiintyy suunnittelussa, mutta jolla ei ole osaa toiminnassa, joten sitä ei tarvitse sisällyttää ajoitusanalyysiin.
Tähän voi olla useita syitä. , mutta koska ajoitusanalyysityökalu ei yleensä tiedä (vaikka on joitain työkaluja, jotka voivat havaita ne), mitä polkuja voidaan käyttää vai ei, sinun on kerrottava sille. Se on samanlainen kuin monisyklinen polku, jossa voit kertoa sille, että tietyn polun saa käyttää useamman kuin yhden jakson loppuun.
Esimerkki (väärästä polusta) on rekisteri, joka voidaan kirjoittaa kerran käynnistettäessä, mutta pysyy sitten samassa tilassa.
Yksinkertaisesti, väärä polku on looginen polku, jonka haluat jättää tarkistamatta, jotta näet, vastaako se ajoitusta ajoitusanalyysin aikana.Polkujen poissulkemiselle on kaksi syytä, ensinnäkin siksi, että väärä polku saa työkalut työskentelemään kovemmin vastaamaan kyseisen signaalin ajoitusta, mikä puolestaan vaikuttaa oikeutettuihin signaalireitteihin, mikä saattaa aiheuttaa lisää ajoitusvirheitä, ja koska se aiheuttaa ajoitustarkistuksen ilmoittamaan virheistämahdollisesti häiritse suunnittelijaa laillisista ajoitusvirheistä.
Vääriä polkuja aiheuttavat logiikkareitit etuyhteydettömien asynkronisten tai saman taajuuden kellojen välillä, mutta niiden vaiheiden suhde on tuntematon tai polku, jota ei koskaan aktivoitaisi normaalissa piirin toiminnassa.Työkalun käsky ohittaa polku ei saa ajoitusta toimimaan vain siinä, että ajoitusta ei ole valittu.Suunnittelijan on varmistettava manuaalisesti, että näille ohitetuille signaalireiteille käytetään oikeaa synkronointilogiikkaa.