Tyypillisesti ASIC-suunnittelu on tiimin pyrkimys työn monimutkaisuuden ja määrän vuoksi. Annan karkean vaihejärjestyksen, vaikka jotkut vaiheet voidaan suorittaa rinnakkain tai epäkunnossa. Luettelon työkalut, joita olen käyttänyt jokaisessa tehtävässä, mutta se ei ole tietosanakirja.

1. Rakenna solukirjasto. (Vaihtoehtoisesti useimmissa prosesseissa on kaupallisesti saatavia porttikirjastoja. Suosittelisin tätä, ellet tiedä tarvitsemasi jotain, joka ei ole käytettävissä.) Tähän kuuluu useiden aseman vahvuusporttien suunnittelu niin monelle logiikkatoiminnolle kuin tarvitaan , suunnittelu ohjain / vastaanottimet, ja kaikki makrot, kuten matriisin kertoja tai muisti. Kun jokaisen solun kaavio on suunniteltu ja todennettu, fyysinen asettelu on suunniteltava. Olen käyttänyt tässä prosessissa Cadence Virtuoso -sovellusta sekä analogisia piirisimulaattoreita, kuten Spectre ja HSPICE .

2. Kuvaa solukirjastoa. (Jos sinulla on kolmannen osapuolen porttikirjasto, tämä tehdään yleensä puolestasi.) Kirjastosi jokainen solu on simuloitava, jotta voidaan luoda ajoitustaulukot staattiselle ajoitusanalyysille (STA). Tähän kuuluu valmiin solun ottaminen, ulkoasun parasiittien poimiminen käyttämällä Assura , Diva tai Caliber ja piirin simulointi vaihtelevissa tulo-olosuhteissa ja lähdöissä kuormia. Tämä rakentaa jokaiselle portille ajoitusmallin, joka on yhteensopiva STA-pakettisi kanssa. Ajoitusmallit ovat yleensä Liberty -tiedostomuodossa. Simuloin kaikkia tarvittavia olosuhteita Silicon Smart ja Liberty-NCX . Muista, että tarvitset todennäköisesti ajoitusmalleja "pahimmassa tapauksessa", "nimellisessä" ja "parhaassa tapauksessa", jotta useimmat ohjelmistot toimivat oikein.

3. Synteesi suunnittelu. Minulla ei ole kokemusta korkean tason kääntäjistä, mutta päivän lopussa kääntäjän tai kääntäjän ketjun on otettava korkean tason suunnittelusi ja luotava porttitason netlist. Synteesitulos on ensimmäinen kurkistus, jonka saat järjestelmän teoreettisesta suorituskyvystä ja jossa ensin käsitellään taajuusmuuttajan voimaa koskevia kysymyksiä. Olen käyttänyt Design Compiler ia RTL-koodissa.

4. Sijoita ja reititä suunnittelu. Tämä ottaa porttitason netlistin syntetisaattorista ja tekee siitä fyysisen suunnittelun. Ihannetapauksessa tämä luo pad-to-pad-asettelun, joka on valmis valmistettavaksi. P&R-ohjelmiston asettaminen on todella helppoa tekemään tuhansia DRC-virheitä, joten kaikki hauskat ja pelit eivät myöskään tässä vaiheessa. Useimmat ohjelmistot hallitsevat aseman vahvuusongelmia ja tuottavat kellopuut ohjeiden mukaan. Jotkut ohjelmistopaketit sisältävät Astro, IC Compiler, Silicon Encounter ja Silicon Ensemble. Paikan ja reitin lopputulos on lopullinen netlist, lopullinen asettelu ja purettu asettelu loiset.

5. Asettelun jälkeinen staattinen ajoitusanalyysi. Tavoitteena on varmistaa, että suunnittelusi täyttää ajoitusmäärittelyt ja ettei sillä ole mitään asennus-, pito- tai porttiongelmia. Jos suunnitteluvaatimuksesi ovat tiukat, saatat päätyä viettämään paljon aikaa täällä virheiden korjaamiseen ja päivityksiin P&R-työkalun korjauksissa. Viimeinen käyttämämme STA-työkalu oli PrimeTime

.

6. Asettelun fyysinen vahvistus. Kun P&R-työkalu on luonut asettelun, sinun on varmistettava, että suunnittelu vastaa prosessisuunnittelusääntöjä (Suunnittelusääntöjen tarkistus / DRC) ja että asettelu vastaa kaavamaisia ​​(Asettelu vs. kaavio / LVS). Näitä vaiheita on noudatettava sen varmistamiseksi, että asettelu on kytketty oikein ja että se on valmistettavissa. Jälleen joitain fyysisiä vahvistustyökaluja ovat Assura , Diva tai Calibre.

7. Lopullisen suunnittelun simulointi. Monimutkaisuudesta riippuen saatat pystyä tekemään transistoritason simulaation käyttämällä Spectre tai HSPICE , "nopea mauste" -simulaatiota, jossa käytetään HSIM : ää, tai täysin digitaalinen simulointi käyttäen ModelSim tai VCS . Sinun pitäisi pystyä luomaan simulaatio realistisilla viiveillä STA- tai P&R-työkalun avulla.

Aloittaminen olemassa olevalla porttikirjastolla on myös valtava ajansäästö. kuten mitä tahansa makroasi, jotka hyödyttävät suunnittelua, kuten muisti, mikro-ohjain tai vaihtoehtoiset käsittelylohkot. Suunnittelun monimutkaisuuden hallinta on myös iso osa - yhden kellosuunnittelun varmistaminen on helpompaa kuin piiri, jolla on useita kellotunnuksia.

W5VO: n vastauksessa keskitytään yleensä taustatietoihin, ja tämä on merkittävä ero ASIC- ja FPGA-virtojen välillä; mutta se menettää digitaalisen suunnittelun todentamisen osan.

Kun piipiin muotoilu voi maksaa miljoona dollaria ja enemmän, ja voit pakata ASIC: lle paljon enemmän käyttökelpoisia portteja kuin FPGA, vietät paljon enemmän aikaa poissa laboratoriosta ja piirilevyistä simulaattoritiloja ja emulaattoreita käyttävien työasemien edessä ja kirjoittamalla testejä ASIC-suunnittelun täydellisemmäksi tarkistamiseksi ennen kuin luovutat sen tuotantoon. FPGA-suunnittelijat tekevät yleensä suuren osan testauksistaan ​​käyttämällä FPGA: ta järjestelmässä, johon se tulee.